›
›

Bài giảng Thiết kế logic số - Chương 4: Thiết kế các mạch số thông dụng (Tiết 4)

Download
Thiết kế logic số  
(Digital logic design)  
Chương 4: Thiết kế các mạch số thông dụng  
TS. Hoàng Văn Phúc  
Bộ môn KT Xung, số, Vi xử lý  
https://sites.google.com/site/phucvlsi/teaching  
4/2017  
Mục đích, nội dung  
Nội dung: Thiết kế các khối nhớ  
Thời lượng: 3 tiết bài giảng  
Yêu cầu: Sinh viên có sự chuẩn bị sơ bộ  
trước nội dụng bài học.  
2
ROM  
CLK  
Mảng nhớ  
CS  
OE  
ADDRESS  
ADDR_deco  
der  
DATA_OUT  
3
RAM  
Mảng nhớ  
Thành phần gây trễ chủ yếu ?  
Decoder  
4
Giải mã địa chỉ cho bộ nhớ  
Nhiệm vụ: trỏ đúng địa chỉ ô nhớ cần truy cập.  
Đặc điểm: Tốc độ tỷ lệ nghịch với dung lượng.  
Decoder cấu trúc RAM 1D  
kích thước 8*8 = 64  
0
1
ADDR  
DECODER  
M*N  
5
Giải mã địa chỉ cho bộ nhớ (tiếp)  
Decoder của RAM 2D kích thước 8*8?  
ADDR  
DECODER  
N-1  
0
1
N
N+1  
2N-1  
ADDR  
DECODER  
M*N-1  
(M-1)*N  
(M-1)*N+1  
6
First In First Out (FIFO)  
Ứng dụng  
- Khối đệm truyền nhận  
- Đồng bộ hóa các miền làm việc với clock  
khác nhau  
Ưu điểm so với RAM thông thường:  
- Đơn giản khi sử dụng (không có cổng địa chỉ)  
Nhược điểm:  
- Khó thiết kế  
- Không truy cập được dữ liệu ngẫu nhiên  
7
FIFO (Based on Dual Port RAM)  
WRITE  
DATA_IN  
FIFO_WRITE  
CHANEL A  
WP  
(WP counter)  
READ  
DATA_OUT  
FIFO_READ  
(RP counter)  
RP  
CHANEL B  
FIFO_STATE  
(DataCNT)  
FIFO_EMPTY  
FIFO_FULL  
8
FIFO OPERATON  
Reset: RP = 0, WP = 0, dataCNT = 0  
WRITE: RP = RP, WP = WP + 1,  
dataCNT = dataCNT + 1  
9
FIFO OPERATON  
READ: RP = RP+1, WP = WP,  
dataCNT = dataCNT -1  
10  
FIFO OPERATON  
READ, WRITE: RP = RP+1, WP = WP +1,  
dataCNT = dataCNT  
11  
FIFO OPERATON  
READ: RP = RP+1, WP = WP  
dataCNT = dataCNT - 1  
12  
LIFO – Last In First Out (LIFO)  
Ứng dụng  
- Stack memory  
8
7
6
5
4
TOP POINTER  
3
2
1
0
13  
FSM-UART  
Giao thức UART  
IDLE  
START  
DATA  
PARITY STOP  
IDLE  
RX  
Tbraud  
0
Bit  
counter  
x
0
1
2
3
4
5
6
7
8
0
SAMPLE  
ONE BIT  
RECEIVING  
RX  
Sample  
15 0 1 2  
9 10 11  
12 13 14 15 0 1  
13 14  
3 4 5 6 7 8  
counter  
14  
FSM-UART (simple)  
Mạch dãy = FSM  
IDLE  
CNT16 = 8 and RX = 1  
CNT_BIT = 8  
RX = 0, Rx_Reg = 1  
START FRAME  
DETECTOR  
RECEIVE  
DATA  
CNT16 = 8 and RX = 0  
15  
UART structure  
Khối thiết kế UART  
SAMPLE COUNTER  
(CNT)  
BIT COUNTER  
(CNT_BIT)  
CLK  
CLOCK DIVIDER  
CLK16  
CNT  
CNT_BIT  
RESET  
ENABLE  
RESET  
ENABLE  
RESET  
FSM (FINITE STATE MACHINE)  
RX_REG  
RX_REG  
Rx  
SHIFT_ENABLE  
LOAD  
RECEIVE_REG  
DATA REG  
LEDs  
16  
pdf 16 trang Mãnh Khiết 12/01/2024 13980 Free
Download
Bạn đang xem tài liệu "Bài giảng Thiết kế logic số - Chương 4: Thiết kế các mạch số thông dụng (Tiết 4)", để tải tài liệu gốc về máy hãy click vào nút Download ở trên

File đính kèm:

  • pdfbai_giang_thiet_ke_logic_so_chuong_4_thiet_ke_cac_mach_so_th.pdf